一、关态应力下 P- MOSFETs的退化(英文)（论文文献综述）
刘欢[1]（2020）在《氧化锆栅介质锗基场效应晶体管》文中提出金属氧化物半导体场效应晶体管（MOSFET）通过引入新型沟道材料和新型高κ栅介质,可以提升器件性能,以满足未来先进集成电路应用的需求。锗（Ge）沟道比硅（Si）具有更高的空穴迁移率,适用于p沟道器件。栅介质采用高κ介质可使MOSFET尺寸持续缩减的同时减小栅泄漏电流。另一方面,栅介质采用铁电介质的铁电场效应晶体管（Fe FET）,可实现铁电非易失性存储器和神经突触器件。ZrO2材料具有高介电常数,同时具有（反）铁电性。因此,本论文以ZrO2为栅介质,对Ge基MOSFET和Fe FET做了系统研究,主要研究成果如下:1、ZrO2栅介质Ge p MOSFET和p Fin FET首先,研究栅介质沉积后退火（PDA）和金属化后退火（PMA）对ZrO2栅介质Ge p MOSFETs电学性能的影响。未经PDA处理的晶体管,随着PMA温度升高,ZrO2介质发生结晶,ZrO2结晶化有助于提高ZrO2的介电常数,降低界面态密度(Dit),减小等效电容层厚度（CET）和亚阈值摆幅（SS）,提升有效空穴迁移率(μeff)。与未经PDA处理的器件相比,在400 ℃下进行PDA处理的Ge p MOSFETs具有更低的CET和陡峭的SS。然后,利用2.5 nm ZrO2栅介质结晶化实现了超薄CET的高迁移率Ge p MOSFETs,并对O3/ZrO2、非晶态ZrO2和Al2O3/ZrO2不同栅介质工程的器件进行了比较。Ge表面经过O3处理的晶体管可以轻微提升μeff。采用Al2O3钝化层虽然提高了μeff和减小Dit,但严重增加了CET。无表面钝化处理的Ge p MOSFETs在ZrO2栅介质结晶后取得了0.73 nm的CET,并显着提高了μeff。与目前所报道的CET小于1nm以下的非应变Ge p MOSFET器件相比,在反型层载流子密度Qinv=1×1013cm-2处具有最高的迁移率,达到190 cm2/V·s。最后,在（100）晶面Ge OI衬底上实现了ZrO2栅介质p Fin FET。相对于[100]沟道方向上的器件,沿着[110]沟道方向的器件表现出更高的导通电流和更低的沟道电阻。在Qinv=5×1012cm-2处,Ge OI p Fin FET在[110]沟道方向上取得的迁移率比在[100]沟道方向上的迁移率提升了10%,比Si普适迁移率提升了60%。2、ZrO2栅介质Fe FET非易失性存储器创新实现了ZrO2栅介质Fe FET非易失性存储器件。与Hf ZrOx对照器件相比,Ta N/ZrO2/Ge电容完全没有唤醒效应,并显着改善了疲劳特性。由于相对较小的剩余极化强度和良好的ZrO2/Ge界面特性,ZrO2 Fe FET实现高达107次周期擦写的耐久性、10 ns的编程/擦除速度,并在85 ℃下取得超过10年的保持特性。同时,研究快速热退火（RTA）温度和ZrO2厚度对Ta N/ZrO2/Ge电容和ZrO2Fe FET关于极化强度（P）和电学特性的影响。RTA在350～500 ℃范围内,2.5 nm和4 nm厚的ZrO2薄膜为非晶态,并在Ta N/ZrO2/Ge电容中表现出稳定的极化强度,其铁电行为源于电压驱动的氧空位和负电荷的迁移形成的偶极子。2.5 nm、4 nm和9nm ZrO2 Fe FET在100 ns编程/擦除脉冲下表现出良好的存储窗口（MW）。与2.5 nm和9 nm ZrO2 Fe FET相比,4 nm ZrO2 Fe FET具有良好的耐久特性和保持特性。随着RTA温度的升高,ZrO2 Fe FET的保持特性得到改善。3、ZrO2栅介质Fe FET神经突触器件利用ZrO2栅介质Fe FET逐步调节铁电翻转的特性实现神经突触器件,成功论证了突触短时程可塑性和长时程可塑性。在单个小的脉冲刺激下观测到突触短时程增强。在一系列正脉冲或负脉冲刺激下,分别获得长时程增强或长时程抑制的突触功能。在重复相同的脉冲刺激下,突触器件可以从短时程可塑性转变为长时程可塑性。通过调节突触前神经元和突触后神经元刺激脉冲的时间间隔实现了尖峰时间依赖性可塑性（STDP）。
张珀菁[2]（2020）在《7纳米GAAFET器件NBTI及HCI效应研究》文中研究说明当器件特征尺寸不断微缩至深纳米时,短沟道效应严重恶化了传统平面MOSFET器件的性能,非平面鳍式场效应晶体管（FinFET）成为了20纳米工艺节点以下普遍采用的器件。随着集成电路工艺技术持续进步,FinFET结构尺寸缩减进一步受到限制,环栅场效应晶体管（GAAFET）因其强栅控能力以及良好的短沟道抑制能力被广泛认为在5纳米工艺节点以下将取代FinFET。与此同时,可靠性问题一直是制约纳米器件和电路性能的关键,GAAFET的新结构和新工艺将会使得其可靠性出现新的特征。因此,研究GAAFET器件的可靠性并分析其失效机理对高性能、高可靠性集成电路设计至关重要。本文在分析深纳米级FinFET和GAAFET器件性能基础上,对GAAFET器件的NBTI和HCI效应进行了深入研究。论文主要工作如下:1)采用Sentaurus TCAD软件比较分析了5纳米和7纳米工艺节点下FinFET和GAAFET器件的静态、动态特性以及其可靠性特性。结果表明,增加GAAFET垂直堆叠的纳米线通道数可将器件驱动电流从12.844μA提高到40.318μA,DIBL和SS分别从47.11 mV/V和76.58 mV/dec增加到了53.19 mV/V和78.41mV/dec。尽管如此,GAAFET的栅控能力和DIBL特性仍优于同一工艺节点下的FinFET器件。但在器件动态特性和可靠性上,GAAFET器件却表现出劣势且与纳米线形状相关,当纳米线横截面为圆形时其NBTI效应导致的Vth退化（54.36mV）比矩形时的Vth退化（64.58 mV）降低了10.22 mV。2)对7纳米GAAFET器件的NBTI效应展开仿真分析,并深入理解界面态和不同Spacer对NBTI效应特性的作用机制。结果表明:（1）引入单陷阱,可使Ioff相对偏移量从21.94%（SiO2）降到13.15%（HfO2）,也可使NBTI效应所导致的Vth退化量从60.1 mV（SiO2）减小到51.8 mV（HfO2）;（2）单个界面陷阱可以使器件特性产生明显偏移且偏移量与陷阱位置和能级相关,当陷阱位于沟道中心附近时,Vth和Ioff最大相对偏移量分别达到10.53%和36.12%,陷阱能级靠近导带时更易释放电子从而使得Vth和Ioff的相对偏移量增加了19.43%和66.13%,但栅电容的相对偏移量小于1%;（3）源漏电压增加会使NBTI效应所致阈值电压退化从66.6 mV(Vds=0 V)减小到61 mV(Vds=-0.7 V),且其值随温度和应力电压增加而变大。3)深入研究了7纳米GAAFET器件的HCI效应。结果表明:（1）HCI效应主要影响器件饱和区特性参数;（2）GAAFET器件在Vgs=Vds=-0.7 V时,沟道功耗密度（244 W/cm2）及漏区载流子碰撞电离率(6.21×10277 cm-3s-1)达到最大,从而使HCI所致Vth退化量达到27 mV;（3）缩小器件尺寸和提高掺杂浓度会恶化HCI效应,增大Spacer介电常数可使电场峰值从7.18×105 V/cm（SiO2）减小到6.15×105 V/cm（HfO2）,有效抑制了HCI效应;（4）当应力时间为103秒时,Vth相对退化分别为8.78%@Vgs=Vds=-0.7 V和16%@Vgs=-0.7 V&Vds=0 V。综上所述,本论文研究成果为深纳米工艺代GAAFET器件的结构设计、工艺制备和可靠性建模提供了重要参考。
王锐[3]（2020）在《28nm工艺PMOS器件累积辐照效应研究》文中研究指明随着半导体制造工艺的快速发展,器件的特征尺寸已经达到纳米级。而微纳器件在空间辐射环境中的大规模应用使得半导体器件辐射效应和可靠性研究显得愈发重要。空间辐照对器件的破坏主要体现在通过电离效应和位移效应对材料造成损伤,引入陷阱与缺陷对器件特性造成影响。本文主要通过质子和重离子辐照实验对28nm工艺节点PMOS器件进行累积辐照效应研究,同时探讨器件尺寸对重离子辐照退化效应的影响原理,并结合强场实验探究重离子辐照与栅应力耦合作用对PMOS器件长期可靠性的影响。首先,通过理论分析累积辐照损伤的物理机制,总结了辐照引入的陷阱电荷和界面态对器件转移、跨导和输出特性的影响。然后对28nm工艺PMOS器件分别进行了质子和重离子累积辐照实验。实验结果表明:质子与重离子辐照都会导致PMOS器件阈值电压负向漂移,最大跨导减小,饱和输出电流绝对值降低;辐照剂量越大,退化越严重。理论分析指出:质子辐照主要通过位移效应对器件造成损伤,重离子辐照则具有强烈的电离效应;对于P型MOS器件,质子与重离子辐照引入的电荷均显正电性,导致阈值电压负漂;辐照引入的界面态陷阱导致沟道内迁移率降低,最大跨导减小;饱和输出电流退化与迁移率息息相关。然后,重点研究沟道尺寸对PMOS器件重离子退化效应的影响,同宽不同长器件组尺寸为:W=500nm,L=30nm、60nm和100nm,同长不同宽器件组尺寸为:L=30nm,W=300nm、500nm和750nm。通过特性参数对比分析,建立了微纳PMOS器件重离子累积辐照效应与沟道长度和宽度之间的关系。分析表明:沟道同宽情况下,沟道越短的器件辐照后退化效应越明显;沟道同长情况下,沟道越窄的器件退化效应越严重。体现在阈值电压负漂量更大、最大跨导减小更多和饱和输出电流退化更严重。分析指出:同宽时,短沟道器件沟道源漏段耗尽区占比大,受辐照影响损伤更严重,感生电荷密度更大,短沟效应是短沟器件辐照后退化效应增强的主要原因;同长时,窄沟器件沟道两侧的STI区域内辐照产生的感生电荷对沟道的作用更强烈,抑制了反型层形成,降低了载流子迁移率,加剧了窄沟器件特性退化。最后,基于W/L=500nm/50nm的28nm工艺PMOS器件,通过1000s强场实验探究重离子辐照损伤对栅应力退化效应的影响,得到了特征参数随应力时间退化模型。结果表明:重离子辐照对微纳PMOS器件的长期可靠性具有负面影响,辐照后器件特性参数随应力时间退化程度大于未辐照器件,应力时间越长退化越严重,最终趋于稳定。理论分析指出:强场实验中栅应力在栅氧化层中引入正电荷和界面态,导致特性退化;辐照引入的陷阱对应力退化具有增强作用,造成辐照后器件的特征参数退化更严重。半对数坐标下特性参数退化过程可拟合成一条直线,表明栅应力导致的退化与应力时间为幂函数关系。
常雪婷[4]（2020）在《GaN基HEMT器件缺陷表征研究》文中研究说明第三代半导体材料氮化镓（GaN）因具有击穿电场高,禁带宽度大,电子迁移率高等特点,在高温高频、高功率军用电子以及5G通讯等领域有着巨大的应用前景。基于GaN材料制备的AlGaN/GaN HEMT器件因兼具GaN材料优势以及高浓度二维电子气等突出特性,在市场应用方面极具竞争潜力。器件在各种工作环境下的可靠性是限制着GaN基HEMT器件进一步发展和大规模应用的一个大问题。半导体器件的可靠性通常与半导体材料中缺陷的行为密切相关,研究器件退化过程中的缺陷行为,对进一步探讨器件退化机制有着重要作用。本论文基于深能级瞬态谱（DLTS）等表征方法,对增强型p-GaN AlGaN/GaN HEMT器件在栅过载应力、高场电应力下的退化现象,以及退化过程中陷阱的行为进行研究。本论文首先利用DLTS方法对p-GaN AlGaN/GaN HEMT器件的缺陷进行了表征。研究表明,器件中存在两种原生缺陷E1和E2。其中,深能级陷阱E1存在于GaN缓冲层中,陷阱能级约EC-0.57e V,俘获截面约为5.4×10-18cm-2,陷阱类型是反位缺陷NGa;深能级陷阱E2存在于AlGaN势垒层中,陷阱能级为EC-0.76e V,俘获截面约为1.1×10-12cm-2,陷阱类型可能是氮间隙原子Ni。栅过载应力下的实验结果表明:在应力过程中,器件的转移特性（TC）曲线逐渐发生负向漂移。应力后陷阱E1的浓度几乎未发生变化,陷阱E2的浓度增加,同时产生了新生陷阱E3。陷阱E3的能级约EC-0.08e V,俘获截面为1.1×10-12cm-2,陷阱类型可能是氮空位缺陷VN。E3的浓度也随着应力时间的增加逐渐增加。电特性退化在较长时间内未恢复,认为该退化现象主要与某种较长时间内不可恢复的新生缺陷有关（陷阱E3）。退化机制可能与固定正电荷的积累有关,在高能空穴流或高压下热电子发射作用下,p-GaN/AlGaN结p-GaN一侧产生了氮空位缺陷E3。陷阱E3俘获空穴形成正电荷中心,在高场下运动到AlGaN一侧形成正电荷积累,导致势垒降低,器件阈值电压负漂。漏端高场应力退化实验结果表明:在关态漏端高场应力后,器件的TC曲线正向漂移,输出曲线下降。应力后E1几乎未发生变化,E2的浓度增加,陷阱能级加深,俘获截面增加。器件电特性退化在较短时间内几乎完全恢复,因此认为器件的退化机制不是逆压电效应。推断其退化机制可能与陷阱俘获作用有关,应力过程中氮间隙缺陷（E2）浓度增加,俘获电子后形成负电荷积累,使势垒高度增加,阈值电压正漂。同时沟道电子在高场下被陷阱俘获,造成输出电流的减小;在半开态漏端高场应力后,器件的TC曲线正向漂移,输出曲线下降,陷阱E1和E2的浓度均增加,陷阱能级变浅,俘获截面减小。该退化现象可能与陷阱俘获电子和热电子效应等多机制的耦合作用有关。最后,通过Silvaco TCAD软件对器件进行电场仿真,得到每种电应力条件下的电场分布情况。根据仿真结果对应力过程中陷阱的产生及变化情况做出进一步的研究。
陈轶昕[5]（2020）在《增强型GaN HEMT器件特性退化研究》文中认为氮化镓（Ga N）作为第三代半导体材料,具有禁带宽度大、击穿场强高、耐高温、抗辐照等优异性能。特别是其与Al Ga N等材料可以形成具有异质结构的高电子迁移率晶体管（HEMT）,由于自发极化与压电极化效应,在异质结界面处存在高浓度、高电子迁移率的二维电子气,从而使晶体管具有大的工作电流与开关速度,非常适合应用于高温、高压以及高频领域,在卫星通讯、空间站等系统中具有很大应用前景。由于沟道处存在二维电子气（2DEG）,常规Ga N基HEMT都属于耗尽型器件,而在许多应用中为了达到简化驱动电路,减少静态功耗等目的,都要求器件在零栅压下处于关断状态,这种器件被称为增强型器件。已报道的几种实现Ga N基增强型HEMT器件的方法中,p-Ga N作为栅帽层的增强型器件因其所表现出的高阈值电压（2V）,高栅极电压摆幅而受到了业界的广泛关注。迄今为止,p-Ga N栅极技术已经成为主要的Ga N基增强型HEMT器件实现方法,与此同时,p-Ga N增强型HEMT在使用过程中也暴露出一些可靠性问题。近年来,这些p-Ga N增强型器件相关的可靠性问题己经得到了全世界研究者的关注,这些研究包括正向栅极偏置应力下的器件性能稳定性,以及器件的电流崩塌等。为了提高pGa N增强型器件的性能,有必要进一步对器件不同区域的可靠性进行研究,本文针对p-Ga N增强型器件中的有源区以及欧姆接触区退化开展相关研究。论文首先开展了p-Ga N增强型HEMT器件在关态应力下的退化研究。分析得出,器件的退化原因主要为大量负空间电荷在Al Ga N势垒层中的积累。势垒层中存在大量通过外扩散作用进入的Mg受主陷阱,这些陷阱在大电场的作用下发生离化。离化出的空穴在电场作用下快速移动到栅电极处,从而在势垒层中留下大量负的空间电荷,最终表现为阈值电压的正向漂移与导通电阻的上升。当陷阱在对应电场下离化完毕时,阈值电压与导通电阻会进入新的稳定状态。撤去应力后,失去电场力作用的空穴又会与离化的受主再度结合,表现为阈值电压负向漂移,器件性能恢复。但是p-Ga N/Al Ga N结处的势垒会阻止正负电荷的快速复合,因此阈值电压的恢复存在一定的驰豫时间。随着应力电压的增加,积累的负电荷迅速抬高了势垒,并且离化出的空穴可能在电场的作用下再次被栅极处的陷阱俘获,陷阱辅助隧穿效应减弱,最终导致了栅极肖特基电流的下降。另外,大应力电压与长应力时间会导致导通电阻的不断上升,这可能是退化区域由栅下延伸至栅漏有源区与Ga N缓冲层所致。其次,研究了p-Ga N栅极增强型HEMT自身的结构对性能的影响。p-Ga N层的加入增加了栅极与沟道的距离,导致器件跨导峰值的下降,因此针对该问题提出了一种提升器件栅控能力的结构。该结构将p-Ga N帽层与凹槽相结合,通过减少栅极与沟道的距离,达到提升跨导峰值的目的。最后对器件进行了仿真,验证了该结构功能的正确性。论文接着针对器件的欧姆接触开展研究。基于前期问题,本文开展了欧姆接触电阻的表征研究,并探究了不同条件下欧姆接触的退化规律。首先提出了一种用于提取欧姆接触区方块电阻的新型方法,并与传统方法进行了比较,然后利用该方法研究了电应力与辐照对器件欧姆接触区相关参数的影响。实验结果显示,电应力会使欧姆接触区与有源区的方块电阻发生退化,而质子辐照仅仅使器件有源区方阻发生了退化,对欧姆接触区的影响出现反常情况,欧姆接触区的接触参数随着辐照计量的增加开始下降,这说明一定剂量的质子辐照会使欧姆接触性能得到提升。
卢丽[6]（2019）在《分段式浅槽隔离LDMOS器件热载流子可靠性研究》文中认为功率LDMOS（Lateral Double-Diffusion Metal Oxide Semiconductor,简称LDMOS）器件因具有高击穿电压、低导通电阻以及易与CMOS工艺兼容的优点,广泛应用于智能功率集成电路。分段式浅槽隔离LDMOS器件相比于传统浅槽隔离LDMOS器件,电流路径更短,有效降低了导通电阻。然而,该器件作为功率输出器件长期工作在高压高电流密度的环境下,面临着严峻的热载流子可靠性问题,影响工作寿命。因此,全面研究该器件的热载流子可靠性具有重要的意义。本文采用加速应力的方法对分段式浅槽隔离LDMOS器件进行热载流子退化考核,并结合3D-TCAD（Three Dimensions-Technology Computer Aided Design）仿真技术及电荷泵机理表征技术对其热载流子退化机理进行了深入的研究。研究表明:在最大衬底电流应力下,器件靠近源端的分段浅槽槽角处产生的界面态是导致器件导通电阻退化的主要机制,使其呈单调增加的退化趋势。在最大栅电压应力下,器件的主要损伤点转移到靠近漏端的分段浅槽槽角处,并与另一槽角处的界面态共同作用导致了器件导通电阻的退化。在此基础上,研究了结构参数对器件热载流子可靠性的影响,研究表明:分段浅槽宽度越小、场板内缩长度越长以及场板内缩宽度越宽都将使得器件的热载流子可靠性恶化。此外,还研究了不同版图结构对器件热载流子可靠性的影响,研究表明:开口形与阶梯形分段式浅槽版图结构下的器件因纵向电场及碰撞电离率的整体提高,导致了器件的热载流子退化更加明显。最后,基于以上对分段式浅槽隔离LDMOS器件的热载流子退化机理的研究,提出了一种新型“H”形分段式浅槽隔离结构,并对该结构下的第三浅槽尺寸以及场板内缩尺寸进行了最优化设计,测试结果表明其热载流子可靠性显着提升。
王士辉[7]（2019）在《氟注入增强型HEMT器件关态电应力可靠性研究》文中指出基于GaN材料的增强型HEMT器件是高速功率开关和高速集成电路重要组成部分。F注入增强型HEMT器件因制作工艺简单和阈值电压可控等优势,成为了实现增强型HEMT器件一种常用方式。同时近年来F等离子体处理与MIS栅结构、凹槽栅结构和纳米线沟道等其他技术结合可实现高性能的增强型HEMT器件。然而F注入增强型HEMT器件长时间电应力下的退化机理仍未明晰,基于此本文针对F注入增强型HEMT器件在关态电应力下的可靠性展开研究。论文设计了不同栅极偏置关态电应力实验。在关态应力下,器件的阈值电压随着应力时间的增加而逐渐负向漂移,并且随着应力的增大而更显着,同时关态应力过程中栅漏电极之间沟道电阻减小。F离子移动理论常用来解释器件退化,其认为F离子在电场的作用下横向移出栅下区域导致器件阈值电压的退化。然而栅下区域的F离子移动到漏电极一侧会引起栅漏电极之间沟道电阻增大,其与实验现象矛盾,因此F离子移动理论不是增强型HEMT器件退化的主要原因。F离子碰撞去离化理论是解释器件退化的另一观点,认为应力过程中高能的电子去离化F离子本身所带的负电荷,使F离子失去强电负性导致器件阈值电压退化。论文设计了不同栅极注入电流实验研究对增强型HEMT器件退化的影响。器件经300?C,1 min热退火处理可减小器件的栅漏电,但未改变器件的阈值电压。实验现象显示,相同关态电应力下,退火处理的增强型器件的应力栅电流较小,但是阈值电压退化量的相同。表明器件的退化量大小主要取决于器件所施加的电场强度,而不是应力栅电流,因此F离子碰撞去离化理论不是增强型HEMT器件退化的主要原因。论文设计了耗尽型和增强型HEMT器件在相同的关态应力对比实验。耗尽型器件应力过程中较大的应力栅电流在AlGaN/GaN界面产生大量的界面态陷阱,导致器件应力过程中饱和漏电流和跨导下降,然而器件的阈值电压基本不变。F注入增强型HEMT器件结构基于耗尽型HEMT器件,两者关态应力过程中退化现象和规律不同,说明HEMT器件本身结构或缺陷不是增强型HEMT器件关态电应力退化的主要原因。前文排除以往文献中F离子移动和F离子碰撞去离化引起器件退化的两种原因,得到结论:关态应力下产生的高电场使栅极下势垒层内的F离子失去负电荷,发生去离化效应,导致栅下的有效F离子数量减少,减小了对栅下沟道电子的耗尽作用,导致阈值电压的负漂,引起器件退化。最后利用正反向偏置实验和热退火实验研究F注入增强型HEMT器件关态高场应力后的器件特性。结果表明,相比于关态应力过程器件的退化总量,较小的正向偏置应力使器件退化量减小了20%,300?C,5 min热退火处理使器件退化量减小了39%,同时退火过程改善了器件的肖特基特性。
黄倩[8]（2019）在《高阈值电压增强型GaN基HEMT器件研究》文中研究指明近年来,由于GaN本征材料特性优越以及由其构成的AlGaN/GaN异质材料具有高载流子面密度、高电子迁移率、高击穿场强和低沟道电阻等优势,GaN基高电子迁移率晶体管在电力电子领域受到了极大的关注。然而常规AlGaN/GaN结构器件均为耗尽型器件,直接将其应用于电力电子领域时会增加电路设计的复杂性,增大转换功耗。因此有必要研究增强型的GaN基HEMT器件。目前有多种实现增强型器件的方法,在这些方法中,p-GaN栅增强型器件的实现不需要复杂的栅工艺和刻蚀,可以获得稳定的阈值电压,也是目前唯一的可以实现商用的增强型器件。所以本文将研究重点放在采用p-GaN帽层实现GaN基器件增强型工作上,在原有结构基础上不断升级完善,从理论仿真和实际器件制备与测试两方面对器件进行研究,力求实现兼顾高阈值电压和高性能的增强型GaN基HEMT器件。本文主要的研究成果如下:（1）针对p-GaN帽层实现增强型器件存在的Mg扩散问题,提出了插入i-GaN阻挡层的方法来缓解Mg扩散对器件性能的影响,即采用p-GaN和i-GaN复合帽层栅结构设计并实现增强型GaN基HEMT器件。首先对具有不同i-GaN阻挡层厚度的器件进行了仿真研究并总结规律,仿真结果显示耗尽层宽度会随着i-GaN阻挡层厚度的减薄而展宽,同时器件的阈值电压(Vth)也随i-GaN阻挡层厚度的减薄而增大,且栅电流也随之增大,验证了采用p-GaN和i-GaN复合帽层栅结构实现增强型GaN基HEMT器件结构设计的可行性。（2）基于仿真结果,成功研制了三种具有不同i-GaN阻挡层厚度的p-GaN和i-GaN复合帽层栅结构增强型GaN基HEMT器件,并对比研究了阻挡层厚度变化对实际器件电学性能的影响。实际器件测试结果显示,随着i-GaN阻挡层厚度的减薄,器件的阈值电压逐渐增大,最大器件阈值可达1.2 V,然而器件的饱和输出电流密度和峰值迁移率却随着i-GaN阻挡层厚度的减薄而减小,研究发现这正是由于阻挡层减薄后Mg扩散进势垒和沟道的程度加剧引起的。另外,和常规耗尽型器件相比,具有130 nm p-GaN和较厚20 nm i-GaN阻挡层厚度的器件具有更优越的直流特性,并且,峰值迁移率可达1200 cm2/V·s,和常规耗尽型器件相比仅退化了5%,说明20 nm阻挡层对Mg扩散起到了较好的缓解作用,保持了HEMT器件较好的沟道特性。（3）针对p-GaN和i-GaN复合帽层栅结构器件存在的大栅压下栅泄漏电流大和器件阈值电压低这两个问题,提出了在栅金属和其下的p-GaN和i-GaN复合帽层间插入介质层构成MIS栅结构的方法来改善器件性能。首先通过仿真验证了采用MIS栅结构抑制器件栅泄漏电流并提高器件阈值电压的可行性,仿真研究发现栅介质承担压降是引起阈值增大的主要原因,并且通过改变栅介质的厚度和介电常数可以有效调控器件阈值电压,尤其当Si3N4栅介质的厚度达20 nm时,器件的阈值电压可高达7 V。此外,不论是栅介质厚度还是介电常数的改变都不会影响器件的电流输出能力。（4）基于仿真结果,成功研制了四种具有不同SiNx栅介质厚度的MIS栅结构器件并对其电学特性进行对比分析。实际测试结果同样表明在栅金属和p-GaN帽层间插入SiNx栅介质能起到增大器件阈值电压的作用,同时器件的阈值电压会随着SiNx栅介质的增厚而逐渐增大,从最初没有SiNx栅介质的1.2 V增大到了具有20 nm SiNx栅介质的6.2 V,阈值电压变化量达到5 V,实现了对器件阈值电压的有效调控。而且,和没有SiNx栅介质的p-GaN和i-GaN复合帽层栅结构器件相比,有SiNx栅介质的MIS栅结构器件具有较低的关态漏电流和栅泄漏电流(大栅压下的正向栅泄漏电流密度已经可以降至10-7 mA/mm),以及更大的栅压工作范围,尤其对于具有10 nm和20 nm SiNx栅介质的器件,更是可以耐受高达20 V的栅压。与此同时,由于SiNx栅介质的引入并不需要更多的刻蚀步骤,所以并不会影响器件的沟道电子传输能力,最大迁移率仍能保持在1600 cm2/V·s左右。
方炅[9]（2019）在《碳化硅VDMOS短路可靠性机理分析及优化》文中提出碳化硅垂直双注入金属氧化物半导体场效应晶体管（Vertical Double-Implanted Metal-Oxide-Semicon-ductor Field-Effect Transistor,简称VDMOS）具有导通电阻低、开关速度快、击穿电压高等优点,已被广泛应用于中高功率电力系统以及航天航空产业中。然而,碳化硅VDMOS作为功率开关器件,负载短路时器件承受高功率短路应力,因此,器件的短路可靠性受到挑战。目前,国内外对碳化硅VDMOS的短路可靠性并未展开全面研究。本论文旨在揭示碳化硅VDMOS的短路鲁棒性失效和可靠性退化机理,进而给出高短路可靠性新型碳化硅VDMOS结构。首先阐述了碳化硅VDMOS的短路可靠性退化的表征方法:I-V特性、CV以及三端口CP测试方法。其次,搭建了碳化硅VDMOS的短路测试与仿真平台,研究了碳化硅VDMOS的短路鲁棒性以及重复短路应力对碳化硅VDMOS阈值电压、开态电阻、栅极泄漏电流等静态参数和栅电荷、开关特性等动态参数的影响。研究发现,短路过程中碳化硅VDMOS器件结温的升高,引起栅极泄漏电流增加,导致器件短路鲁棒性失效;负电荷在沟道区界面高电场及高温的作用下注入到栅氧层中,导致器件的短路可靠性退化。基于上述研究结果,给出了梯形P型基区碳化硅VDMOS以及高K绝缘栅碳化硅VDMOS两种高短路可靠性新型结构。在保持碳化硅VDMOS阈值电压不变的情况下,梯形P型基区结构可以将器件沟道区界面的短路电子电流密度降低至5.8×105A/cm3,从而将短路可靠性提高5%,高K绝缘栅结构可以将器件沟道区界面栅氧层电场强度降低至2.0×106V/cm,从而将短路可靠性提高18.2%。
王洪娟[10]（2019）在《超低功耗陡峭亚阈值摆幅场效应晶体管理论研究》文中研究表明伴随摩尔定律的发展,单个芯片上器件尺寸不断缩小。但是,由于玻尔兹曼限制（Boltzmann tyranny）,金属-氧化物-半导体场效应晶体管（MOSFET）器件的工作电压（VDD）不能与器件尺寸等比例缩小。近十几年,vDD一直维持在0.7V～1V范围内。因此,伴随单个芯片上器件集成度的提高,功耗成为限制集成电路发展的关键问题。总功耗包含静态功耗与动态功耗,若要解决功耗问题,就需要在降低VDD的同时保持较小的关态电流（IOFF）,即较高的电流开关比（ION/IOFF）与陡峭的亚阈值摆幅（SS）。因此,本文主要围绕有望实现低功耗的器件,即隧穿场效应晶体管（TFET）、压电场效应晶体管（Piezo-FET）、负电容场效应晶体管（NC-FET）进行理论研究,主要内容与结果如下:常规器件结构锗锡/硅锗锡（GeSn/SiGeSn）异质结TFET（hetero-TFET）的性能研究。本文基于晶格匹配的GeSn/SiGeSn形成的Ⅱ型异质结,对常规结构的hetero-TFET器件性能进行分析并研究其背栅效应。得到结论如下:（1）常规结构的N型和P型hetero-TFET具备较为对称的器件性能,有望实现互补型TFET（CTFET）;（2）hetero-TFET器件性能的提升主要得益于Ⅱ型异质结的存在引起的靠近隧穿结处对应更高的载流子密度;（3）伴随背栅电压（VBS）的增加,hetero-TFET器件对应的开启电压（VONSET）出现负向偏移;（4）工作在VBS<0状态下的器件相较于工作在VB≥0条件下的器件,具备更加优异的SS以及ION/IOFF特性。Line隧穿为主的GeSn/SiGeSn hetero-TFET（HL-TFET）器件结构设计。结合line隧穿与Ⅱ型异质结设计得到HL-TFET器件结构并分析器件性能。得到结论如下:（1）相较于 Ge0.92Sn0.08/Si0.47Ge0.33Sn0.20 hetero-TFET 及 Ge0.92Sn0.08 line 隧穿为主的同质结TFET 器件（homoline-TFET）,Ge0.92Sn0.0/Si0.47Ge0.33Sn0.20HL-TFET 的ION 分别提升 6.7倍、1.2 倍,且平均亚阈值摆幅为 46.8mV/decade 比 Ge0.92Sn0.08/Si0.47Ge0.33Sn0.20hetero-TFET及Ge0.92Sn0.08 homo line-TFET对应的平均亚阈值摆幅分别小8mV/decade、3mV/decade;（2）line-TFET中,数值较大的载流子密度分布区域几乎全部位于带状区域,进而促进隧穿几率的提高、器件性能的提升;（3）HL-TFET中,随Sn组分增加而减小的隧穿势垒能够促进器件ION的提升。GeSn FinTFET应变工程研究。计算沿（001）晶面内不同方向的1GPa单轴拉应力对应的应变矩阵,并基于k·p微扰理论计算应变Geo.90Sno.10材料能带,进而分析单轴拉应力对TFET器件性能的影响,得到以下结论:（1）单轴拉应力作用下,材料带隙减小（表现出各向同性）;（2）垂直应力方向上隧穿约化质量（mr）减小,沿应力方向上的mr增大,且mr表现出明显的各向异性;（3）|VDD|=0.3V时,1GPa单轴拉应力作用下,Fin方向为[100]向的N型与P型Point-FinTFET 比弛豫器件的I0N分别提升了 7.6%、11.7%,而Fin方向为[110]向的N型与P型Line-FinTFET 比弛豫器件的ION分别提升了 99.3%、96.7%。Piezo-FinFET理论研究。设计Piezo-FinFET器件结构,理论推导器件中应力应变及超薄体（UTB）FinFET器件对应的SS理论计算模型,并对Piezo-FinFET器件的SS性能进行分析,得到以下结论:（1）Piezo-FinFET中,SS与随栅压变化的沟道半导体亲和势（χSCT）有关且△χSCT=-△Ec（其中△E为导带带阶）;（2）应变方向与材料能谷主轴方向一致时,产生的|△Ec|最大,Fin宽度沿[001]向时,Si Piezo-FinFET对应的SS为42mV/decade,Ge Piezo-FinFET 中 Fin 宽度方向沿[111]向时对应的SS 40mV/decade;（3）伴随Wpie、Wfin的增加,|△Ec|减小,导致SS增大;（4）采用PZT-5H作为压电层,且Fin宽度沿[001]方向的Si Piezo-FinFET对应的SS极限值为35mV/decade。NC-FET理论研究。针对栅介电层串联电容Cins及其影响因素进行分析,分析温度（T）、铁电层厚度（tFE）、氧化层厚度（tOX）对NC-FET处于Cins>0与Cins<0两种工作状态的影响,并结合数值计算分析三种参数对Cins>0的NC-FET器件性能的影响。得到以下结论:（1）影响Cins的参数温度、铁电层厚度、氧化层厚度分别存在临界值,在临界值处满足Cins=O,且在该值附近,Cins对参数敏感度增加;（2）给定目标氧化层电压增益（GOx,T）时,对应多种满足GOX,T条件的参数组合,且GOx,T越小,对应器件参数设计范围越大;（3）Cins>0的NC-FET器件对应的SS>60mV/decade,但是相较于传统MOSFET器件,由于CFE<O促进器件跨导增加,进而ION相同时,可实现VDD的降低进而满足低功耗;（4）Cins>0的NC-FET器件,伴随tFE的增加,SS变陡,IDS增大且对tFE的敏感度增加;伴随tOX的增加,IDS减小且对tOX的敏感度减弱;伴随T的升高,器件对应的IDS减小且对温度的敏感度减弱;（5）适当调节tFE及选择合适的铁电材料,可以减弱NC-FET器件中阈值电压随温度的漂移。
二、关态应力下 P- MOSFETs的退化(英文)（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、关态应力下 P- MOSFETs的退化(英文)（论文提纲范文）
（1）氧化锆栅介质锗基场效应晶体管（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 CMOS发展概要 |
| 1.1.1 CMOS尺寸缩减 |
| 1.1.2 高κ栅介质 |
| 1.1.3 Ge沟道MOSFET器件 |
| 1.2 FeFET非易失性存储器 |
| 1.3 FeFET神经突触器件 |
| 1.4 论文组织 |
| 第二章 ZrO_2栅介质Ge pMOSFET和 pFinFET |
| 2.1 引言 |
| 2.2 退火温度对ZrO_2 Ge pMOSFET性能的影响 |
| 2.2.1 ZrO_2 Ge pMOSFET器件制备 |
| 2.2.2 ZrO_2 Ge pMOSFET器件测试与分析 |
| 2.2.3 小结 |
| 2.3 超薄EOT ZrO_2 Ge pMOSFET |
| 2.3.1 超薄EOT ZrO_2 Ge pMOSFET器件制备 |
| 2.3.2 超薄EOT ZrO_2 Ge pMOSFET器件测试与分析 |
| 2.3.3 小结 |
| 2.4 ZrO_2栅介质GeOI pFinFET |
| 2.4.1 ZrO_2栅介质GeOI pFinFET器件制备 |
| 2.4.2 ZrO_2栅介质GeOI pFinFET器件测试与分析 |
| 2.4.3 小结 |
| 2.5 本章小结 |
| 第三章 ZrO_2栅介质FeFET非易失性存储器 |
| 3.1 引言 |
| 3.2 ZrO_2 FeFET非易失性存储器器件制备 |
| 3.3 ZrO_2 FeFET非易失性存储器器件电学特性 |
| 3.4 本章小结 |
| 第四章 ZrO_2栅介质FeFET器件铁电机制 |
| 4.1 引言 |
| 4.2 不同ZrO_2 薄膜厚度FeFET器件制备 |
| 4.3 ZrO_2 FeFET铁电机制与性能分析 |
| 4.4 本章小结 |
| 第五章 ZrO_2栅介质FeFET神经突触器件 |
| 5.1 引言 |
| 5.2 ZrO_2 FeFET神经突触器件制备 |
| 5.3 ZrO_2 FeFET神经突触器件测试与分析 |
| 5.4 本章小结 |
| 第六章 结论和展望 |
| 6.1 研究结论 |
| 6.2 研究展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（2）7纳米GAAFET器件NBTI及HCI效应研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.2.1 GAAFET结构研究现状 |
| 1.2.2 GAAFET器件可靠性研究现状 |
| 1.3 选题意义和主要内容 |
| 1.3.1 论文选题及意义 |
| 1.3.2 主要内容及结构 |
| 第二章 GAAFET器件静态动态特性 |
| 2.1 GAAFET器件工艺流程 |
| 2.2 5纳米和7 纳米工艺节点GAAFET器件静动态特性 |
| 2.3 本章小结 |
| 第三章 GAAFET器件NBTI效应 |
| 3.1 NBTI退化模型 |
| 3.1.1 反应-扩散模型 |
| 3.1.2 陷阱捕获空穴的物理机制 |
| 3.2 GAAFET器件NBTI效应 |
| 3.2.1 GAAFET器件结构 |
| 3.2.2 TSM模型 |
| 3.2.3 NBTI效应测试方法 |
| 3.2.4 电压偏置对NBTI退化影响 |
| 3.2.5 温度对NBTI退化影响 |
| 3.2.6 初始界面陷阱浓度对NBTI退化影响 |
| 3.2.7 器件尺寸对NBTI退化影响 |
| 3.2.8 器件结构对NBTI退化影响 |
| 3.3 单陷阱对器件性能的影响 |
| 3.3.1 单陷阱对器件转移特性曲线的影响 |
| 3.3.2 单陷阱能级对GAAFET DC性能的影响 |
| 3.3.3 单陷阱位置对GAAFET DC性能的影响 |
| 3.3.4 单陷阱对GAAFET AC性能的影响 |
| 3.3.5 GAAFET结构参数对陷阱影响的改善 |
| 3.4 本章小结 |
| 第四章 GAAFET器件HCI效应 |
| 4.1 热载流子效应简介 |
| 4.1.1 热载流子损伤机制 |
| 4.1.2 热载流子分类 |
| 4.2 GAAFET器件热载流子效应 |
| 4.2.1 Lucky Electron模型 |
| 4.2.2 器件偏压对热载流子效应的影响 |
| 4.2.3 热载流子效应对器件各性能参数的影响 |
| 4.2.4 Spacer材料对热载流子效应的影响 |
| 4.2.5 器件掺杂对热载流子效应的影响 |
| 4.2.6 器件尺寸对热载流子效应的影响 |
| 4.3 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 硕士期间科研成果 |
| 致谢 |
（3）28nm工艺PMOS器件累积辐照效应研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 MOS器件辐照研究背景 |
| 1.3 国内外研究现状 |
| 1.4 本文研究内容及安排 |
| 第二章 MOS器件氧化层辐照效应 |
| 2.1 累积辐照损伤机理 |
| 2.1.1 电子空穴对的产生 |
| 2.1.2 空穴俘获与输运 |
| 2.1.3 氧化层陷阱电荷 |
| 2.1.4 界面态陷阱电荷 |
| 2.2 MOS器件的累积辐照效应 |
| 2.2.1 辐照对MOS器件阈值电压的影响 |
| 2.2.2 辐照对MOS器件亚阈摆幅的影响 |
| 2.2.3 辐照对MOS器件跨导的影响 |
| 2.3 STI侧墙漏电模型 |
| 2.4 本章小结 |
| 第三章 PMOS器件累积辐照效应研究 |
| 3.1 辐照实验与测试方案设计 |
| 3.1.1 辐射源选择 |
| 3.1.2 器件选择 |
| 3.1.3 测试方案 |
| 3.2 PMOS器件初始特性 |
| 3.3 PMOS器件质子辐照结果分析 |
| 3.3.1 质子辐照对转移曲线的影响 |
| 3.3.2 质子辐照对跨导曲线的影响 |
| 3.3.3 质子辐照对输出曲线的影响 |
| 3.4 PMOS器件重离子辐照结果分析 |
| 3.4.1 重离子辐照对转移曲线的影响 |
| 3.4.2 重离子辐照对跨导曲线的影响 |
| 3.4.3 重离子辐照对输出曲线的影响 |
| 3.5 本章小结 |
| 第四章 多尺寸PMOS器件重离子累积辐照效应研究 |
| 4.1 辐照实验与器件选择 |
| 4.2 沟道长度对重离子累积辐照效应的影响 |
| 4.2.1 沟道长度对阈值电压的退化分析 |
| 4.2.2 沟道长度对跨导的影响分析 |
| 4.2.3 沟道长度对输出特性的影响分析 |
| 4.3 沟道宽度对重离子累积辐照效应的影响 |
| 4.3.1 沟道宽度对阈值电压的退化分析 |
| 4.3.2 沟道宽度对跨导的影响分析 |
| 4.3.3 沟道宽度对输出特性的影响分析 |
| 4.4 本章小结 |
| 第五章 重离子辐照对强场效应下器件可靠性的影响 |
| 5.1 强场效应失效物理机制 |
| 5.1.1 SiO_2/Si 系统缺陷 |
| 5.1.2 界面陷阱和氧化层电荷对器件的影响 |
| 5.2 强场实验测试方案 |
| 5.3 PMOS器件强场效应结果分析 |
| 5.3.1 I-V特性及静态参数退化 |
| 5.3.2 辐照条件下阈值电压随应力时间的退化分析 |
| 5.3.3 辐照条件下漏电流随应力时间的退化分析 |
| 5.3.4 辐照条件下最大跨导随应力时间的退化分析 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 实验内容及主要结论 |
| 6.2 不足与展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（4）GaN基HEMT器件缺陷表征研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 GaN基HEMT器件的深能级缺陷研究 |
| 1.2.1 AlGaN/GaN HEMT中主要深能级缺陷 |
| 1.2.2 电应力相关可靠性问题 |
| 1.2.3 DLTS表征GaN基HEMT器件缺陷的研究现状 |
| 1.3 本文研究内容及主要安排 |
| 第二章 GaN基HEMT器件工作原理和缺陷表征方法 |
| 2.1 p-GaN AlGaN/GaN HEMT器件相关理论 |
| 2.1.1 p-GaN AlGaN/GaN HEMT基本结构 |
| 2.1.2 常规AlGaN/GaN HEMT工作原理 |
| 2.1.3 p-GaN增强型AlGaN/GaN HEMT实现原理 |
| 2.1.4 p-GaN AlGaN/GaN HEMT制备工艺流程 |
| 2.2 GaN基HEMT器件缺陷表征方法 |
| 2.2.1 HEMT器件常用缺陷表征方法 |
| 2.2.2 DLTS表征方法原理 |
| 2.3 本章小结 |
| 第三章 栅过载应力下p-GaN栅HEMT器件缺陷表征研究 |
| 3.1 实验方案设计 |
| 3.2 p-GaN AlGaN/GaN HEMT器件栅过载应力下的缺陷表征研究 |
| 3.2.1 p-GaN增强型HEMT器件本征缺陷研究 |
| 3.2.2 p-GaN增强型HEMT器件栅过载应力退化研究 |
| 3.3 本章小结 |
| 第四章 高场应力下p-GaN栅HEMT器件缺陷表征研究 |
| 4.1 p-GaN增强型HEMT器件关态漏极偏置应力退化研究 |
| 4.2 p-GaN增强型HEMT器件半开态漏极偏置应力退化研究 |
| 4.3 本章小结 |
| 第五章 结束语 |
| 5.1 本文总结 |
| 5.2 未来研究展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（5）增强型GaN HEMT器件特性退化研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 GaN材料的背景及研究意义 |
| 1.2 GaN基HEMT器件的研究现状 |
| 1.2.1 耗尽型HEMT器件的研究进展 |
| 1.2.2 增强型HEMT器件的研究进展 |
| 1.3 本论文的主要研究内容及安排 |
| 第二章 增强型HEMT器件的工作原理与工艺制备 |
| 2.1 AlGaN/GaN异质结中的极化效应 |
| 2.1.1 自发极化效应 |
| 2.1.2 压电极化效应 |
| 2.2 增强型AlGaN/GaN HEMT器件的实现方法 |
| 2.2.1 槽栅增强型器件 |
| 2.2.2 F离子注入增强型器件 |
| 2.2.3 级联结构增强型器件 |
| 2.2.4 p-GaN栅极增强型器件 |
| 2.3 p-GaN栅极增强型HEMT结构与制作工艺 |
| 2.3.1 p-GaN栅极增强型HEMT的结构 |
| 2.3.2 p-GaN栅极增强型HEMT的制作工艺 |
| 2.4 本章小结 |
| 第三章 p-GaN栅极HEMT器件性能研究 |
| 3.1 实验条件及流程 |
| 3.2 关态漏极电应力对器件性能的影响 |
| 3.2.1 器件随应力时间的退化规律 |
| 3.2.2 不同漏极偏置下器件的退化对比分析 |
| 3.2.3 长应力时间和大应力电压下器件的退化 |
| 3.3 提高栅控能力的器件新结构 |
| 3.3.1 与常规HEMT的性能对比 |
| 3.3.2 新结构的仿真分析 |
| 3.4 本章小结 |
| 第四章 AlGaN/GaN HEMT欧姆接触区退化研究 |
| 4.1 欧姆接触理论 |
| 4.1.1 理想非整流接触势垒 |
| 4.1.2 隧道效应 |
| 4.1.3 比接触电阻 |
| 4.1.4 AlGaN/GaN欧姆接触的实现 |
| 4.2 传统传输线模型 |
| 4.2.1 TLM |
| 4.2.2 CTLM |
| 4.2.3 末端电阻法 |
| 4.3 测量欧姆接触电阻的新型方法 |
| 4.3.1 方法原理介绍 |
| 4.3.2 STLM法与常规方法的比较 |
| 4.4 电应力与辐照对欧姆接触区特性的影响研究 |
| 4.4.1 电应力对欧姆接触区的影响 |
| 4.4.2 辐照对欧姆接触区的影响 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（6）分段式浅槽隔离LDMOS器件热载流子可靠性研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题背景及意义 |
| 1.1.1 浅槽隔离LDMOS器件的应用背景 |
| 1.1.2 分段式浅槽隔离LDMOS器件结构及优势 |
| 1.1.3 分段式浅槽隔离LDMOS器件的热载流子可靠性问题 |
| 1.2 国内外研究现状 |
| 1.3 本文的主要研究内容及指标 |
| 1.4 本文的组织结构 |
| 第二章 分段式浅槽隔离LDMOS特性及热载流子效应研究方法 |
| 2.1 分段式浅槽隔离LDMOS电学特性 |
| 2.2 分段式浅槽隔离LDMOS热载流子效应研究方法 |
| 2.2.1 3D仿真技术 |
| 2.2.2 热载流子退化考核手段 |
| 2.2.3 热载流子退化表征技术 |
| 2.3 本章小结 |
| 第三章 分段式浅槽隔离LDMOS热载流子退化机理研究 |
| 3.1 不同应力条件下器件热载流子退化机理 |
| 3.1.1 I_(submax)静态应力条件下器件热载流子退化机理 |
| 3.1.2 V_(gmax)静态应力条件下器件热载流子退化机理 |
| 3.2 结构参数对器件热载流子可靠性的影响 |
| 3.2.1 分段浅槽宽度对器件热载流子可靠性的影响 |
| 3.2.2 栅极场板内缩长度对器件热载流子可靠性的影响 |
| 3.2.3 栅极场板内缩处宽度对器件热载流子可靠性的影响 |
| 3.3 版图结构对器件热载流子可靠性的影响 |
| 3.3.1 开口形分段浅槽版图对器件热载流子可靠性的影响 |
| 3.3.2 阶梯形分段浅槽版图对器件热载流子可靠性的影响 |
| 3.4 本章小结 |
| 第四章 新型高可靠“H”形分段式浅槽隔离LDMOS器件设计 |
| 4.1 “H”形浅槽隔离LDMOS结构特点 |
| 4.2 “H”形浅槽隔离LDMOS的第三浅槽尺寸优化 |
| 4.3 “H”形浅槽隔离LDMOS的场板内缩尺寸优化 |
| 4.4 “H”形分段式浅槽隔离LDMOS电学性能及可靠性 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
| 硕士期间取得成果 |
（7）氟注入增强型HEMT器件关态电应力可靠性研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 Ga N材料及HEMT器件的发展 |
| 1.1.1 Ga N材料的优势 |
| 1.1.2 Ga N基 HEMT器件的发展及应用 |
| 1.2 Ga N基增强型HEMT器件的研究现状 |
| 1.2.1 Ga N基增强型HEMT器件实现 |
| 1.2.2 HEMT器件的电应力可靠性研究现状 |
| 1.3 本文工作内容和安排 |
| 第二章 F注入增强型HEMT器件的基本原理及制备工艺 |
| 2.1 F注入增强型HEMT器件的基本原理 |
| 2.1.1 耗尽型和增强型HEMT器件的工作原理 |
| 2.1.2 耗尽型和增强型HEMT器件基本特性 |
| 2.2 F注入增强型HEMT器件的制备工艺 |
| 2.2.1 F注入增强型HEMT器件的关键工艺步骤 |
| 2.2.2 F注入增强型HEMT器件中F离子行为 |
| 2.3 本章小结 |
| 第三章 F注入增强型HEMT器件关态高场应力退化现象分析 |
| 3.1 关态应力的实验条件及退化规律 |
| 3.1.1 关态应力实验流程和实验条件 |
| 3.1.2 增强型HEMT器件关态应力典型的退化现象 |
| 3.2 增强型HEMT器件退化现象分析 |
| 3.2.1 不同栅极偏置对增强型HEMT器件退化的影响 |
| 3.2.2 栅极注入电流对增强型HEMT器件退化的影响 |
| 3.3 本章小结 |
| 第四章 F注入增强型HEMT器件关态高场应力退化机理研究 |
| 4.1 增强型HEMT器件关态高场应力退化特性研究 |
| 4.1.1 耗尽型HEMT器件关态应力的实验条件及退化规律 |
| 4.1.2 相同关态应力下耗尽型和增强型HEMT器件退化研究 |
| 4.2 增强型HEMT器件退化机理分析和高场退化后器件特性研究 |
| 4.2.1 F注入增强型HEMT器件关态高场退化机理分析 |
| 4.2.2 关态应力后正反向偏置实验对增强型HEMT器件的影响 |
| 4.2.3 关态应力后退火实验对增强型HEMT器件的影响 |
| 4.3 提升F注入增强型HEMT器件高场应力下可靠性方法 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（8）高阈值电压增强型GaN基HEMT器件研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 GaN材料评述 |
| 1.2 AlGaN/GaN异质界面 2DEG形成机理 |
| 1.3 增强型GaN基HEMT器件研究进展 |
| 1.4 本文的研究内容及安排 |
| 第二章 增强型GaN基HEMT器件基本理论 |
| 2.1 增强型GaN基HEMT器件实现机理 |
| 2.2 主流的增强型GaN基HEMT器件实现方法 |
| 2.2.1 共源共栅混合增强型结构 |
| 2.2.2 凹槽栅增强型结构 |
| 2.2.3 氟注入栅增强型结构 |
| 2.2.4 p-GaN栅增强型结构 |
| 2.2.5 四种增强型结构实现方法对比 |
| 2.3 p-GaN帽层实现增强型器件国内外研究进展 |
| 第三章p-GaN和i-GaN复合帽层增强型GaN基HEMT研究 |
| 3.1 p-GaN和i-GaN复合帽层栅结构的提出 |
| 3.2 p-GaN和i-GaN复合帽层栅结构器件仿真研究 |
| 3.2.1 器件仿真基础介绍 |
| 3.2.2 i-GaN阻挡层厚度变化对器件性能的影响 |
| 3.3 p-GaN和i-GaN复合帽层栅结构器件制备 |
| 3.4 p-GaN和i-GaN复合帽层栅结构器件电学特性研究 |
| 3.4.1 直流特性 |
| 3.4.2 迁移率特性 |
| 3.5 i-GaN阻挡层缓解Mg扩散效果验证 |
| 3.6 本章小结 |
| 第四章 具有MIS栅结构的增强型GaN基HEMT器件研究 |
| 4.1 MIS栅JHFET器件介绍 |
| 4.2 MIS栅结构器件仿真研究 |
| 4.2.1 引入栅介质后对器件性能的影响 |
| 4.2.2 栅介质厚度变化对器件性能的影响 |
| 4.2.3 栅介质介电常数变化对器件性能的影响 |
| 4.3 MIS栅结构器件制备 |
| 4.4 MIS栅结构器件电学特性研究 |
| 4.4.1 直流特性 |
| 4.4.2 迁移率特性 |
| 4.4.3 栅耐压特性 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（9）碳化硅VDMOS短路可靠性机理分析及优化（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.1.1 碳化硅材料的基本特性 |
| 1.1.2 碳化硅功率MOSFET的发展 |
| 1.1.3 碳化硅VDMOS的工作原理和基本特性 |
| 1.1.4 碳化硅VDMOS的可靠性问题 |
| 1.2 国内外研究现状 |
| 1.2.1 碳化硅VDMOS短路鲁棒性研究现状 |
| 1.2.2 碳化硅VDMOS重复短路应力研究现状 |
| 1.3 论文研究内容与研究目标 |
| 1.4 论文的组织结构 |
| 第二章 碳化硅VDMOS短路可靠性机理分析方法 |
| 2.1 碳化硅VDMOS的短路测试及仿真平台 |
| 2.1.1 碳化硅VDMOS的短路测试平台 |
| 2.1.2 碳化硅VDMOS短路仿真平台 |
| 2.2 碳化硅VDMOS的短路退化表征方法 |
| 2.2.1 I-V特性测试方法 |
| 2.2.2 CV测试方法 |
| 2.2.3 三端口CP测试方法 |
| 2.3 本章小结 |
| 第三章 碳化硅VDMOS短路可靠性机理分析 |
| 3.1 碳化硅VDMOS短路鲁棒性机理分析 |
| 3.2 不同栅电阻对碳化硅VDMOS短路鲁棒性的影响 |
| 3.3 碳化硅VDMOS重复短路应力退化机理分析 |
| 3.3.1 碳化硅VDMOS的静态参数短路应力退化机理分析 |
| 3.3.2 碳化硅VDMOS的动态参数短路应力退化机理分析 |
| 3.4 不同栅脉冲宽度对碳化硅VDMOS重复短路应力可靠性的影响 |
| 3.5 不同栅脉冲幅值对碳化硅VDMOS重复短路应力可靠性的影响 |
| 3.6 本章小结 |
| 第四章 碳化硅VDMOS高短路可靠性新型结构研究 |
| 4.1 梯形P型基区碳化硅VDMOS新型结构 |
| 4.2 高K绝缘栅碳化硅VDMOS新型结构 |
| 4.3 两种新型结构比较 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间的研究成果 |
（10）超低功耗陡峭亚阈值摆幅场效应晶体管理论研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 CMOS发展瓶颈问题:功耗 |
| 1.2 Beyond CMOS |
| 1.3 Beyond CMOS器件研究进展 |
| 1.3.1 TFET研究进展 |
| 1.3.2 Piezo-FET研究进展 |
| 1.3.3 NC-FET研究进展 |
| 1.3.4 小结 |
| 1.4 本文的主要创新点 |
| 1.5 本文的组织架构 |
| 第二章 GeSn/SiGeSn异质结TFET研究 |
| 2.1 引言 |
| 2.2 GeSn/SiGeSn异质结 |
| 2.2.1 晶格匹配的GeSn/SiGeSn |
| 2.2.2 GeSn/SiGeSn能带参数 |
| 2.2.3 小结 |
| 2.3 动态隧穿模型 |
| 2.4 GeSn/SiGeSnⅡ型异质结TFET |
| 2.4.1 器件结构 |
| 2.4.2 器件性能分析 |
| 2.4.3 小结 |
| 2.5 GeSn/SiGeSnⅡ型异质结TFET中背栅效应 |
| 2.5.1 器件结构 |
| 2.5.2 器件特性分析 |
| 2.5.3 小结 |
| 2.6 GeSn/SiGeSn异质结Line TFET |
| 2.6.1 器件结构设计 |
| 2.6.2 器件性能分析 |
| 2.6.3 小结 |
| 2.7 本章小结 |
| 第三章 应变GeSn FinTFET理论研究 |
| 3.1 引言 |
| 3.2 应变GeSn能带计算 |
| 3.2.1 应变矩阵的计算 |
| 3.2.2 k·p微扰理论 |
| 3.2.3 应变GeSn能带 |
| 3.2.4 小结 |
| 3.3 应变GeSn FinTFET器件性能分析 |
| 3.3.1 N型应变GeSn FinTFET |
| 3.3.2 P型应变GeSn FinTFET |
| 3.3.3 小结 |
| 3.4 本章小结 |
| 第四章 Peizo-FinFET理论研究 |
| 4.1 引言 |
| 4.2 Piezo-FinFET器件中的应力应变 |
| 4.2.1 压电材料性质 |
| 4.2.2 Piezo-FinFET器件结构设计 |
| 4.2.3 应力应变理论模型推导 |
| 4.2.4 小结 |
| 4.3 SS理论模型及影响因素 |
| 4.3.1 SS理论模型推导 |
| 4.3.2 SS影响因素分析 |
| 4.3.3 小结 |
| 4.4 压电FinFET器件SS性能分析 |
| 4.4.1 晶向影响分析 |
| 4.4.2 结构参数影响分析 |
| 4.4.3 SS品质因子 |
| 4.4.4 小结 |
| 4.5 本章小结 |
| 第五章 NC-FET理论研究 |
| 5.1 引言 |
| 5.2 栅介电层电容C_(ins)分析 |
| 5.2.1 铁电材料性质 |
| 5.2.2 C_(ins)影响因素 |
| 5.2.3 C_(ins)对器件性能的影响 |
| 5.2.4 小结 |
| 5.3 NC-FET器件性能分析 |
| 5.3.1 数值计算方法 |
| 5.3.2 计算结果分析 |
| 5.3.3 小结 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
四、关态应力下 P- MOSFETs的退化(英文)（论文参考文献）
- [1]氧化锆栅介质锗基场效应晶体管[D]. 刘欢. 西安电子科技大学, 2020
- [2]7纳米GAAFET器件NBTI及HCI效应研究[D]. 张珀菁. 华东师范大学, 2020(10)
- [3]28nm工艺PMOS器件累积辐照效应研究[D]. 王锐. 西安电子科技大学, 2020(05)
- [4]GaN基HEMT器件缺陷表征研究[D]. 常雪婷. 西安电子科技大学, 2020(05)
- [5]增强型GaN HEMT器件特性退化研究[D]. 陈轶昕. 西安电子科技大学, 2020(05)
- [6]分段式浅槽隔离LDMOS器件热载流子可靠性研究[D]. 卢丽. 东南大学, 2019(01)
- [7]氟注入增强型HEMT器件关态电应力可靠性研究[D]. 王士辉. 西安电子科技大学, 2019(02)
- [8]高阈值电压增强型GaN基HEMT器件研究[D]. 黄倩. 西安电子科技大学, 2019(02)
- [9]碳化硅VDMOS短路可靠性机理分析及优化[D]. 方炅. 东南大学, 2019(06)
- [10]超低功耗陡峭亚阈值摆幅场效应晶体管理论研究[D]. 王洪娟. 西安电子科技大学, 2019(02)